硅谷101
随着大语言模型推理的核心瓶颈从算力转向内存带宽,追求极致Token成本与电网能效的商业诉求正瓦解通用GPU的软件壁垒,推动芯片架构走向系统级异构与芯片内异构的分化破局。
AI-assisted summary of E251|推理芯片之战:聊聊Groq、Cerebras与OpenAI三大路径与Bill Dally的设计哲学 — original source. Check the original for full context.
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Key ideas
- 大模型计算特征在训练与推理端发生根本分野:Prefill阶段为算力密集的并行矩阵计算,而Decode阶段受限于自回归特性,瓶颈完全转向内存带宽密集。 (4:17)
- 针对SRAM路线的分歧,Groq采用静态编译调度以消除运行时通信开销,但面临MoE动态路由挑战;Cerebras则押注整片300mm晶圆级集成,虽获得极致带宽却承受极其高昂的良率与非标系统成本。 (16:39)
- 嘉宾断言推理时代CUDA生态护城河必然被绕过,因Transformer计算结构高度收敛,底层算子开发门槛大幅降低,下游客户核心诉求已全面转向Token性价比与能耗表现。 (32:32)
- OpenAI携手博通推出首款自研推理芯片Jalapeño,在9个月内完成流片,因应对北美电网供给刚性约束而选择HBM4与暗硅(Dark Silicon)异构架构,追求极致的Tokens per Watt。 (77:30)
Detailed notes
## Background 该内容由播客《硅谷101》的主理人泓君于 2026 年 9 月 16 日发布在小宇宙平台。节目聚焦大语言模型推理时代消耗激增背景下的 AI 推理芯片之战,围绕英伟达 acqui-hire 收购的 Groq、晶圆级芯片公司 Cerebras 以及 OpenAI 联手博通推出的首款自研芯片 Jalapeño 等热门技术路径展开深度拆解,并探讨了芯片大师 Bill Dally 的底层架构设计哲学。
## TL;DR 节目深入剖析了训练与推理在底层逻辑上的根本分流:训练依赖算力,而推理解码阶段则受制于内存带宽瓶颈,由此催生了追求极致带宽的专用芯片演化。Groq 押注静态编译与确定性调度但受困于 MoE 模型的动态路由,Cerebras 走整片晶圆物理集成的极端路线却背负着残酷的良率报废与非标系统成本,而 OpenAI 的 Jalapeño 则在美国电网配额受限的背景下,选择由 HBM4 配合单芯片内异构及“暗硅”技术来极致优化单位功耗 Token 产出。两位芯片创业者指出,在由 Token 成本与生成速度绝对主导的推理时代,CUDA 垄断必然会被绕过,未来芯片格局将从通用 GPU 一家独大走向系统级与芯片内异构并存的百家争鸣。
## Atmosphere & style 整期对话洋溢着高密度的硬核工科技术思辨与底层物理拆解感,极具前沿工业界一线的务实视角。主播泓君的提问层层递进、敏锐直击商业与算力权衡,而两位具备顶级学术渊源(师从 Bill Dally)与大厂工业落地背景的创业嘉宾则展现出极为笃定、直面工程现实的严谨气场。听众在密集的体系结构术语中,能深切感受到芯片架构师在晶体管物理极限、良率成本法则与现实电力天花板之间反复博弈、寻找“不变量”的理性魅力与创业冒险张力。
## Bulletin - `04:17` 大模型计算特征在训练与推理端发生根本分野:Prefill阶段为算力密集的并行矩阵计算,而Decode阶段受限于自回归特性,瓶颈完全转向内存带宽密集。 - `16:39` 针对SRAM路线的分歧,Groq采用静态编译调度以消除运行时通信开销,但面临MoE动态路由挑战;Cerebras则押注整片300mm晶圆级集成,虽获得极致带宽却承受极其高昂的良率与非标系统成本。 - `32:32` 嘉宾断言推理时代CUDA生态护城河必然被绕过,因Transformer计算结构高度收敛,底层算子开发门槛大幅降低,下游客户核心诉求已全面转向Token性价比与能耗表现。 - `01:17:30` OpenAI携手博通推出首款自研推理芯片Jalapeño,在9个月内完成流片,因应对北美电网供给刚性约束而选择HBM4与暗硅(Dark Silicon)异构架构,追求极致的Tokens per Watt。
## Key takeaways - `04:17` 商业逻辑与技术指标的演变:训练集群重在单点突破以赌出最强模型,而推理按照每百万Token计量,核心考核极致的采购折旧成本与能耗支出。 - `04:17` Decode阶段由于逐Token自回归依赖,单次生成必须遍历全部模型权重,GPU为维持吞吐被迫采用大Batch并发,直接拉长了单用户的感知等待延迟。 - `10:00` 贯彻芯片设计的局部性原理(Locality),将存储介质从封装级HBM推进至片上SRAM,可利用晶圆内光刻布线将带宽性价比提升两到三个数量级。 - `19:34` Groq的纯确定性无分支微架构虽消除了时钟级抖动,但在应对MoE等运行时动态路由模型时,易陷入专家芯片算力空转或切分低效的两难境地。 - `25:18` Cerebras晶圆级大芯片虽具备约30%核心损坏的容错冗余,但致命晶圆缺陷会使整张晶圆直接报废,导致其单位可用处理器的硬件生产与整机工程成本居高不下。 - `30:00` 相较于传统通用芯片时代,当下的AI推理拥有单一垄断性的Transformer杀手级架构与AI辅助写算子能力,使全新架构芯片的流片研发投入极易被庞大的Token市场摊薄。 - `32:32` 英伟达以约200亿美元人才并购(acqui-hire)Groq,主因在于自身背负CUDA兼容的历史包袱,难以在现有团队内激进重构面向推理超大带宽的全新硬件体系。 - `39:19` 基于SRAM的创业方案通过千卡集群切片常驻万亿参数,并实施系统级异构:用专用SRAM阵列处理90%且结构固化的FFN部分,而将10%长上下文Attention交由通用GPU承接。 - `41:07` 中美数据中心TCO考量截然不同:中国以硬件资产折旧为主更关注Tokens per Dollar,而美国受限于电网负荷更看重Tokens per Watt。 - `44:25` 推理速度的本质是提升智能密度:提高每秒Token产出并非仅服务于人类阅读,而是允许模型在固定的交互等待窗口内进行更多思维链(CoT)自省、代码沙盒验证与Agent协同。 - `54:15` 算力标称值与利用率(MFU)脱节的主因在于细粒度算子打破了Roofline平衡、高频调度开销以及分布式集群节点间通信卡顿导致的算力单元空转等待。 - `01:00:00` 国内创业环境具备完善的供应链工程支持与开放的模型生态(如DeepSeek架构),使初创团队能够通过专用架构创新在成熟制程上打造高性价比推理方案。 - `01:09:40` Bill Dally传授的核心哲学在于一切架构设计围绕局部性展开;要想跳出局部最优(local minimum)实现数量级的跃升,架构师必须清晰明确能够牺牲什么。 - `01:27:03` OpenAI自研芯片Jalapeño采用强通用性与高集成度路线,结合暗硅技术在运行时断电闲置计算单元,在电网配额被卡死的背景下最大化每兆瓦(Per Megawatt)的Token产出。
## Detailed walkthrough ### `00:00` 录制背景与嘉宾介绍
随着大语言模型及 Token 经济的发展,推理端消耗的 Token 量呈现爆炸式增长。本期节目围绕 AI 推理专用芯片的技术路径展开讨论,重点拆解 Groq、Cerebras 等热门芯片的选择、优缺点,以及 OpenAI 最新推出的首款推理芯片的技术取向。本次录制时间为 2026 年 6 月 24 日。
两位受邀嘉宾目前均投身于 AI 推理芯片领域的创业: - **Mark**:负责推理芯片的硬件与系统架构设计。他于 2017 年进入斯坦福大学(Stanford University)攻读博士学位(EE 方向),师从现代 GPU 并行架构的重要奠基人之一、英伟达首席科学家 Bill Dally。其博士阶段重点研究大型计算集群中的内存语义调度、控制及通信层面的系统级架构设计;毕业后在国内芯片大厂从事了约三年的通用 GPU 类芯片研发,主导从芯片架构设计到数百卡级别超节点系统的落地。 - **徐子扬**:负责推理芯片的软件栈与编译器方向。他本科时期从事云端及边侧的语音识别加速工作,并在爱丁堡大学交换期间接触过早期语言模型;博士毕业于普林斯顿大学,主攻多核并行计算(曾研究将单线程工作负载并行拆解部署到 500 多个 CPU 核心上);此前在亚马逊 Annapurna Labs 担任科学家,负责 Trainium 系列 AI 芯片的软件栈研发,涵盖从底层算子编译优化到上层大规模集群模型切分的全流程。
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`04:17` 训练看算力,推理看带宽:Prefill 与 Decode 的计算本质
从商业模式与技术指标两个维度审视,训练与推理对芯片的要求截然不同:
在商业模式上,大模型训练的投入成本在当期是无法直接通过商业回报来量化的,各家机构的策略是集中重金打造最强大的训练集群去“赌”出最强模型,寄希望于未来在推理阶段收回前期沉淀成本。相反,推理在商业上具有非常清晰的算账逻辑,用户按照每百万个 Token(per million tokens)付费,推理系统的主要成本集中在硬件采购折旧以及运行时消耗的电费。因此,训练追求极致性能,而推理的核心诉求是极致的“性价比”(成本与功耗平衡)。
在技术与计算模式上,芯片的设计瓶颈从训练阶段的“算力密集(Compute-bound)”完全转向了推理解码阶段的“内存带宽密集(Memory bandwidth-bound)”: - **Prefill(预填充阶段)**:用户输入一段提示词(Prompt,例如让模型拟定一份采访提纲),此时所有输入词都是已知的,计算具备高度的并行度。系统只需将模型权重从存储介质读取到计算单元一次,就能并行处理一句话中的所有 Token,输出第一个响应词(如“好的”)。这一过程计算强度极高,GPU 庞大的算力可以被充分填满。 - **Decode(自回归解码阶段)**:大语言模型在生成内容时依赖强逻辑与自回归特性,具有严格的线性时间序列依赖——系统必须先生成当前的 Token,将其作为输入喂回模型,才能推导计算出下一个 Token。这意味着每生成一个独立的 Token,都必须将整个庞大的模型权重(如 1.6T 参数量的模型)从存储介质完整读取到计算单元中一遍。
```mermaid flowchart TD accTitle: Prefill 与 Decode 阶段计算特性对比 accDescr: 对比展示 Prefill 阶段的高并行算力密集特征与 Decode 阶段的自回归带宽密集特征
subgraph Prefill["Prefill(预填充阶段):算力密集"] P_In["已知全部 Prompt 词输入"] --> P_Read["模型权重读取 1 次"] P_Read --> P_Compute["高并行度矩阵运算"] P_Compute --> P_Out["并行处理所有词,输出第 1 个 Token"] end
subgraph Decode["Decode(解码阶段):内存带宽密集"] D_Token["上一 Token 作为自回归输入"] --> D_Read["完整模型权重重新读取 1 次"] D_Read --> D_Compute["仅为单一 Token 进行计算"] D_Compute --> D_Next["吐出新 Token"] D_Next -->|"循环喂回"| D_Token end ```
这种机制导致单用户在 GPU 上的推理极为低效。GPU 为了避免读取一次模型只为一个用户计算单个 Token,在实践中必须采用批处理(Batching)机制,将上万个用户的请求合并,同时并行计算这上万个用户的第 N 个 Token。最终造成的结果是:用户在客户端感知到的生成延迟,不仅取决于自己 Token 的运算时间,还包含了等待 GPU 算完同一 Batch 内其他 9,999 个用户 Token 的排队时间。对于 Agent 或需要深度思考(Reasoning)的场景,当前由 HBM 昂贵带宽所造成的生成速度瓶颈尤其显著。
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`10:00` 破局路径:局部性原理与 SRAM 介质选择
为了打破通用 GPU 架构在 Decode 阶段的带宽瓶颈,产业界开始探索专门面向推理的全新架构。Groq 和 Cerebras 等公司切中了这一核心问题,其共同特征是将重心从算力转向提供高性价比的内存带宽。
Mark 指出,这一技术突破的核心不在于介质本身,而在于贯彻芯片架构中的“局部性(Locality)原理”: - **封装级局部性(HBM)**:HBM 的本质是通过先进封装技术,将 DRAM 存储颗粒与计算核心(GPU Die)放在同一个中介层(Interposer)封装内部,缩短距离并走超宽总线,从而实现相比传统内存条显著更高的带宽。 - **芯片级局部性(SRAM)**:要想在 HBM 的基础上将带宽性价比再提升两到三个数量级,就必须进入下一个抽象层次——把存储直接做进计算芯片(On-chip)内部。
带宽的物理本质取决于连线密度与工作频率。在封装基板上走线与在硅片内部使用光刻工艺走线,二者在线间距密度、制造成本与信号能耗上存在数量级维度的物理鸿沟。能够直接集成在计算芯片核心旁侧、实现极限密度的介质,在现阶段最成熟、最可靠的选项就是 SRAM。
主流多芯片推理系统的演进方向因此展现出清晰的收敛趋势:由专用高带宽芯片负责超高速、低成本的 Decode 阶段,而算力密集且并发度高的 Prefill 阶段则可交由传统 GPU 或专用硬件处理,形成系统级的异构推理集群。
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`14:13` 存储介质对比:SRAM、DRAM 与 HBM 的物理取舍
数据存储方案的本质差异在于离实际运算单元的物理距离、集成工艺以及由此决定的速度与容量权衡:
| 介质类型 | 物理构成与集成方式 | 延迟与性能特点 | 核心优缺点对比 | |:--- |:--- |:--- |:--- | | **DRAM** | 1 个晶体管 + 1 个电容(1T1C)构成 1 bit | 距离计算单元最远,需经由主板走线传输数据,延迟相对较高(通常 50–100ns)且需要周期性电容刷新 | **优点**:结构简单,集成容量大,单 bit 成本最低。<br>**缺点**:读写慢,带宽受物理引脚和走线限制明显。 | | **HBM** | 3D 堆叠 DRAM 颗粒,通过中介层与计算芯片合封在同一封装体内 | 缩短了物理距离,通过数千条超宽并行总线大幅拉高数据吞吐带宽 | **优点**:兼具大容量与高带宽。<br>**缺点**:成本极高,制造工艺复杂,且全球先进封装产能极度紧缺。 | | **SRAM** | 6 个晶体管(6T)构成 1 bit 双稳态触发器 | 直接光刻制作在计算核心的同一块硅片内部(On-chip),延迟极低(0.3–3ns),带宽极高 | **优点**:速度最快,连线密度最高,带宽性价比极优。<br>**缺点**:占用巨大的硅片面积(存相同数据量面积是 DRAM 的数十到上百倍),单芯片容量极小。 |
如徐子扬所补充,在云端数据中心场景下,机架与系统的整体物理铺设空间约束不像端侧设备那样苛刻,衡量系统的终极标准在于能否提供足够廉价的超高吞吐。正是基于这一物理现实,不仅是 Groq、Cerebras,包括 d-Matrix、MetaX 以及科技巨头自研芯片(如谷歌 TPU、亚马逊 Trainium),其后续迭代芯片中的 On-chip SRAM 容量都在被持续推高,行业集体向大带宽存储介质收敛。
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`16:39` Groq 与 Cerebras 的架构取舍分歧
虽然 Groq 与 Cerebras 都将突破口锁定在 SRAM 的超大带宽上,但两者都必须面对从局部最优(Local minimum)跳出时付出的巨大代价——**SRAM 单芯片容量极低**。相比于 HBM,单颗 SRAM 芯片能容纳的权重低了两个数量级。
为了将参数量达数百甚至上千亿的大模型完整装入 SRAM 中,两家公司必须将硬件规模铺得极大:使用数百乃至上千颗芯片组合来存储模型权重。然而,模型放得下不代表能高效生成 Token,系统规模被拉大后,整个系统的吞吐瓶颈直接转移到了“超大规模集群内的芯片间互连与通信调度”上。在此节点,两家公司走向了截然不同的技术路线:
```mermaid flowchart TD accTitle: Groq 与 Cerebras 大集群互连路线分歧 accDescr: 展示 Groq 的软件编译静态调度与 Cerebras 的单晶圆物理集成两条不同路线
Problem["核心瓶颈:大规模 SRAM 集群的通信与调度开销"]
Problem --> Path_Groq["Groq 技术路线:软件与编译器优先"] Path_Groq --> G1["放弃复杂的硬件动态调度机制"] G1 --> G2["通过编译器在离线阶段完成全静态调度"] G2 --> G3["确定性硬件时序:消除运行时调度开销"]
Problem --> Path_CS["Cerebras 技术路线:极限硬件制造与物理集成"] Path_CS --> C1["消除多芯片机柜的物理距离"] C1 --> C2["整片 300mm 晶圆不切片(Wafer-Scale)"] C2 --> C3["硅片内互连走线:获取极限互连带宽与低时延"] ```
- **Groq 路线(编译器静态调度)**:Groq 认为如果在运行时进行动态网络仲裁与调度,通信开销会拖垮系统。因此他们选择完全依靠前端编译器在模型执行前做好全静态调度,在编译期精确锁定哪一个时钟周期哪颗芯片执行计算、哪一个时钟周期启动通信传输,将动态调度开销在运行时完全归零。 - **Cerebras 路线(晶圆级芯片集成)**:Cerebras 采取了更激进的物理方案。既然多个机架、数百颗芯片之间的跨网络走线会产生物理延迟并限制通信带宽,他们直接放弃将晶圆切割为单颗芯片的做法,制造一整块晶圆级芯片(Wafer-Scale Engine),把整个机柜甚至集群的计算和 SRAM 资源塞进单张晶圆中,利用硅片内部的光刻铜线直接实现极端的高互联带宽与短物理延迟。
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`19:34` Groq 的软肋:编译确定性遭遇 MoE 的动态性冲突
Groq 的核心设计哲学建立在创始人 Jonathan Ross(前 Google TPU 团队核心领导者)的背景之上:围绕确定性(Determinism)与静态编译来重构底层硬件。通用 DRAM 访问由于刷新和仲裁存在 100ns 与 3ns 的时延抖动,而 Groq 利用纯 SRAM 配合无分支预测、全显式控制的数据流微架构,将时钟周期级的确定性发挥到了极致。
然而,该路线诞生于 2016 年,彼时 Transformer 尚未一统江湖,大语言模型中的动态特性并未显现。随着深度学习技术演化至当前的混合专家模型(MoE,如 DeepSeek 等主流模型架构),Groq 的静态编译理念遭遇到前所未有的工程挑战: - **MoE 的运行时动态路由**:MoE 架构在推理每个 Token 时,需由门控路由网络动态激活一小部分专家网络(例如从 128 个专家中动态选取 8 个)。这种激活决策完全在运行时根据上下文实时产生,无法在编译阶段预先测算。 - **静态切分的困境**:单颗 Groq 芯片的 SRAM 容量无法塞入完整的 MoE 模型,导致专家模块必然被分散存储在不同的物理芯片上。面对“无法预判下一个 Token 到底需要发往哪颗芯片的专家处理”这一动态调度难题,静态架构面临两难: 1. 采取极其保守的广播策略将数据发送至全部专家芯片,导致未被激活的芯片陷入严重的硬件空转; 2. 放弃专家维度的切分改用其他维度切模型,但在现有模型规模下极难切分得干净高效。
面对这些权衡,英伟达在 2025 年底以约 200 亿美元对 Groq 实施 acqui-hire。对于这一收购决策,Mark 和徐子扬分析认为,虽然 Groq 在应对 MoE 动态性时存在芯片空转与算力浪费,但这仅仅影响性价比的上限,而不削弱它“绝对速度极快”的事实。SRAM 本身具备比 HBM 高两到三个数量级的物理带宽优势,“它首先有三个数量级的优势,那我牺牲掉一个数量级,我还是可以比它更好”。当前市场上客户愿意为超高生成速度(例如 Cerebras 宣称的 750 至 2000 Tokens/s 对比常规系统的 100 Tokens/s)支付巨额溢价,低延迟具备独立的商业变现空间。
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`25:18` Cerebras 的代价:晶圆级良率、极限成本与专有系统
在对比 Groq 与 Cerebras 的实际落地成本时,两位嘉宾一致认为 **Cerebras 的整体成本显著高于 Groq**,其高昂代价主要源于制造端极其残酷的晶圆良率法则:
传统芯片设计(如单颗面积在 800 平方毫米左右的 Reticle Limit 顶级 GPU/ASIC),一张 300 毫米晶圆上可以切出 30 到 50 颗独立的 Die。即便遇到杂质导致 50% 的制造良率,仍有 20 余颗完好的芯片可供封装销售。然而 Cerebras 是将整张晶圆当作单一产品(单一芯片)使用: - **致命的良率曲线**:半导体制造中缺陷点(Defects)是随机分布的。虽然 Cerebras 拥有极深厚的冗余容错工程积累,设计了大量备用 Core(能够容忍芯片上有 30% 左右的 Core 损坏并从逻辑上旁路绕过),但一旦晶圆缺陷率突破临界值,整张晶圆便直接报废,无法通过“切片挑良品”来止损。 - **生产边际成本高昂**:不同于一次性流片掩模(Mask)费用的沉没摊薄,晶圆级缺陷直接转嫁为每次生产的单件制造成本。Mark 形象比喻:“这就像开模做玩具,流片是开模费,量大可以摊薄;但 Cerebras 的问题在于,你模具开好之后,每造 10 个产品可能依然有 9 个因为良率超标完全报废”,导致其产出单块可用晶圆级处理器的实际硬件成本异常昂贵。
除芯片制造本身外,Cerebras 的非标属性在整个系统工程层面带来了连带成本: - 晶圆上集成了数十万个异构小 Core,针对关键控制逻辑或网络布线损坏时的动态软件重路由与容错编译器极为晦涩,此前业内从未出现过此类软件生态; - 该系统在整机柜内的供电能力、极端高密度的液冷散热,以及特殊的机械连接结构,均无法复用传统通用数据中心的标准服务器机柜供应链,必须由 Cerebras 自身从零研发一整套专属系统基础设施。
综合计算数据中心服务周期(3 到 5 年)内以“总拥有成本(TCO = 采购硬件成本 + 电力能源消耗成本)除以总产出 Token 数量”的真实性价比,虽然 Cerebras 凭借 SRAM 拥有数十倍于英伟达 GPU 的原始带宽,但其高昂的硬件报废与系统制造成本大幅侵蚀了其带宽优势;相较而言,普通中小尺寸芯片凭借标准成熟的封装与高良率,硬件建造成本低廉得多,更容易释放出 SRAM 在单位 Token 成本上的潜能。
- 传统超大单芯片尺寸物理极限约为 800 平方毫米,单晶圆可切割三四十颗 Die。 - Cerebras 晶圆级芯片集成数十万个核心,虽然在架构上可容忍约 30% 的核心硬件损坏并维持运行,但晶圆整体致命缺陷会导致整张晶圆直接报废。 - 在大模型推理的商业衡量框架下,极致低延迟(如 750–2000 Tokens/s)目前拥有极高的市场溢价,推动着产业界在良率与动态性的妥协中持续注资 SRAM 方案。
`30:00` 晶圆级大芯片的现实代价与专用芯片的黄金时代
谈及 Cerebras 这类晶圆级“大芯片”(Wafer-Scale Engine)与 Groq 的架构,徐子扬指出,芯片在纸面参数上的优势最终都要折算到商业成本上。Cerebras 确实提供了极高的片上内存与互联带宽,但其成本高达常规 HBM 方案的数倍,加上制造整片晶圆带来的复杂良率问题,这些隐性代价最终都会无情地摊薄到每个 Token 的生成成本里。这与 Groq 必须为其“纯确定性”调度牺牲灵活性如出一辙:架构上的极端设计,必须接受下游成本的折价检验。
泓君提到,早在上世纪 80 年代就有人尝试过晶圆级芯片,英特尔(Intel)历史上也曾推出过安腾(Itanium)这种最终被市场抛弃的架构实验。为什么历史上屡屡失败的全新架构,反而在当下迎来了最好的创业窗口?徐子扬分析认为核心在于两点: 1. **单一杀手级应用的经济摊薄效应**:过去芯片设计要面对英特尔时代几百家大公司的数千款应用,流片动辄数百万到上亿美元的研发投入很难被单一市场消化。而今天,AI 推理展现出了人类计算史上罕见的单一巨大市场,上亿的研发开销放在如此庞大的 Token 消耗规模面前“好像都不算一棵大树了”,经济账完全算得过来。 2. **软件栈门槛的断崖式下降**:过去做通用 CPU,架构师必须在几千款软件上跑基准测试(Benchmarking),保证任何一款应用都不能较前代倒退;而当下的 AI 场景几乎被 Transformer 这一种主流结构垄断,动辄几十层完全同构的堆叠使得应用结构极度简化。加之 AI 自身的代码生成(Coding)能力飞速迭代,编写与优化底层推理算子(Kernel)的过程被大幅加速,软件栈不再是不可逾越的鸿沟。
```mermaid flowchart LR accTitle: AI推理芯片研发环境的变迁 accDescr: 对比传统通用芯片时代与当下AI时代的经济摊薄与软件栈门槛
subgraph PAST["传统芯片时代 (如 Intel Itanium)"] A["碎片化应用<br/>(数千款业务软件)"] --> B["严苛软件栈<br/>(不可有任何性能倒退)"] B --> C["高昂研发流片成本<br/>难以被单一场景摊薄"] end
subgraph NOW["AI推理芯片时代"] D["单一主力结构<br/>(同构 Transformer)"] --> E["AI 辅助 Kernel 优化<br/>(开发门槛骤降)"] E --> F["海量 Token 经济<br/>轻松摊薄流片研发投入"] end ```
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`32:32` 英伟达收编 Groq 的算盘与 CUDA 在推理时代的必然失守
围绕英伟达以约 200 亿美元对 Groq 进行人才并购(Acqui-hire)的重磅交易,Mark 透露,他与导师 Bill Dally(英伟达首席科学家)交流时经常探讨 GPU 当前架构难以完美解决的痛点——即大模型推理阶段对极致超高带宽的迫切渴求。在 Mark 看来,黄仁勋非常清楚单纯堆砌算力无法统治未来的推理市场,英伟达急需吸纳能够提供极致带宽互联的新鲜血液。
关于为什么英伟达不直接由内部团队将这些研究落地,Mark 结合自己在 NVIDIA Research 的观察解释道:成熟大企业内部虽然很早就对粗粒度可重构架构(CGRA)等前沿方向发表了大量论文,但要将颠覆性的学术原型直接推向背负营收压力的现有产品团队,阻力异常巨大。CUDA 既是英伟达最深的护城河,同时也是束缚其底层创新的历史包袱,直接通过 Acqui-hire 吸收一个毫无历史包袱的成熟外部团队显然是更高效的破局策略。
面向行业普遍关注的“CUDA 垄断能否被打破”,Mark 与徐子扬给出了极其笃定的判断: > “从推理芯片这个角度,我觉得绕过 CUDA 是百分之百会发生的事实。”
他们指出,谷歌 TPU 和亚马逊 Trainium 至今没有一行代码兼容 CUDA,Anthropic 之所以能够大规模部署 TPU,固然得益于团队中有大量熟悉 JAX 框架的前谷歌工程师,但这揭示了一个根本逻辑:在推理时代,只要把 Transformer 内部有限的算子集在自家硬件上实现跑通,商业闭环就成立了。徐子扬补充道,训练时代用户愿意为了开发便利性(好用)向 CUDA 的溢价妥协;而在推理时代,企业的核心天平彻底倾斜向绝对的“Token 成本与性价比”: > “有一些软件它是很难用的,但是如果难用能够带来更好的性能、更好的性价比,这个在推理时代大家的天平会更多的往更好的性能性价比上面倾斜。”
以 DeepSeek 为例,即便采购了 GPU,他们也宁愿深入到底层去手写 PTX 汇编代码榨取极致性能,这充分证明了在成本驱动的推理产业中,软件生态的粘性正在被经济账打破。
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`39:19` 系统级异构与 SRAM 推理芯片的十倍破局点
在谈及自身创业方向时,Mark 与徐子扬拆解了基于 SRAM 的推理加速方案。SRAM 相比 HBM 在芯片物理层拥有两到三个数量级的带宽与成本优势,但其致命缺陷在于容量密度极低——单颗芯片能塞下的片上 SRAM 仅有几百兆字节(MB)。而目前一个 FP8 量化后的万亿参数级模型权重往往需要 1TB 上下的存储空间。
两者的解法极为清晰: - **上千颗芯片集群互联**:用上千颗搭载 500MB 级别 SRAM 的专用芯片搭建拓扑网络,将整个模型的参数彻底切片驻留,保证模型的隐藏状态(Hidden State)如同流水线一般在芯片阵列中穿梭流动,同时避免片间通信成为瓶颈。 - **系统级异构设计**:承认阿姆达尔定律(Amdahl's law),绝不盲目包揽模型的所有计算任务。整个推理系统将模型拆分为“注意力机制(Attention)”与“前馈网络(FFN)”两大板块。将参数量巨大、计算规律的 FFN 部分(占整个计算负载约 90%)由自研 SRAM 芯片以千倍效率搞定;将复杂的长上下文注意力交互(占 10%)留给通用 GPU 解决。
```mermaid flowchart TD accTitle: 系统级异构推理架构 accDescr: 展示自研 SRAM 芯片与 GPU 在处理大模型不同模块时的分工
INPUT["Token 输入 / Prompt"] --> DISPATCH["系统调度分流"]
subgraph ATTN_PART["长上下文与动态计算 (10% 负载)"] DISPATCH --> GPU["通用 GPU 节点<br/>负责 Attention 计算"] end
subgraph FFN_PART["参数吞吐与权重密集 (90% 负载)"] DISPATCH --> SRAM_NET["自研 SRAM 芯片阵列<br/>(千卡互联网络,单颗约 500MB)"] SRAM_NET --> PIPE["流水线穿梭处理 FFN / MoE"] end
GPU --> MERGE["隐藏状态汇聚输出"] PIPE --> MERGE MERGE --> OUTPUT["下一 Token 生成"] ```
徐子扬坦言,正是因为把那 10% 留给了 GPU,即便局部获得了近千倍的理论提升,折算到整个端到端系统后,最终呈现给客户的是速度提升 1 到 2 个数量级(从几十 Token/s 跃升至 1000 到 10000 Token/s)、综合性价比提升约 10 倍(一个数量级)的现实成果。针对 OpenAI 声称仅用 9 个月完成自研芯片流片的传闻,徐子扬指出,除了物理验证与代工厂制造等固有周期外,AI 芯片设计正在全面吸收软件工程的敏捷模式,传统 1.5 到 2 年的漫长研发周期正被大幅压缩。
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`41:07` 评价推理芯片的铁律:Tokens per Dollar 与 Tokens per Watt
关于如何评判一款云端 AI 推理芯片的优劣,业内常列举 Token 产出成本、推理速度、每 Token 功耗、算力利用率(MFU)以及编译器成熟度等指标。Mark 斩钉截铁地表示,在推理时代,最重要的核心指标只有前三个: 1. **Tokens per Dollar(单位成本)**:绝对的核心优先级。利用率的高低只是手段,最终都要折算进每个 Token 的采购与运营成本。 2. **Tokens per Second(推理速度)**:面向单用户的交互吞吐,关乎下一代智能系统的上限。 3. **Tokens per Watt(单位能耗)**:决定数据中心长期运营支出(OPEX)的生死线。
徐子扬特意对中美两地的数据中心总持有成本(TCO)构成进行了对照: - **成本结构差异**:数据中心 TCO 由设备与厂房投入(CAPEX)与持续运营能耗开销(OPEX)组成。在中国,能耗开销约占总成本的三分之一,硬件采购等资产折旧占大头,因此客户对于硬件的“每美元 Token 数”极度敏感;而在美国,由于面临严重的电网负荷与能源短缺,电力和散热等 OPEX 占比高达三分之二,导致美国市场格外看重黄仁勋反复兜售的“每瓦特 Token 数(Tokens per Watt)”。
Mark 总结道,如果去考察一家号称做推理芯片的初创团队,最直击灵魂的两个检验问题其实非常纯粹: > “我觉得我们比较关心的其实就是两个问题就是:你的 Tokens per Second 可以做多快、多便宜?”
如果一个芯片团队无法给出这两项面向最终用户体验的明确量化数据,说明其产品定义尚未切中推理场景的核心命门。
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`44:25` 速度即智能:为什么 AI 需要“反人性”的万级 Token 输出?
针对主持人提出“当前单秒几十个 Token 的输出速度对人类肉眼阅读早已足够,为什么芯片还要追求上千甚至上万 Token/s”的疑问,徐子扬与 Mark 展开了一场关于大模型本质演进的深度思辨。
徐子扬指出,人类的阅读速度确实在 50 到 100 Token/s 就已达到生理极限,但今天的推理流量正在经历根本性重构: - **思维链(Chain of Thought, CoT)与自省**:模型生成的大部分 Token 根本不是呈现给用户的,而是模型在内部推导逻辑、进行自我反思与验证的“思考过程”。 - **多智能体(Agent)协同网络**:越来越多的 Token 输出是供下游其他 Agent 读取并执行环境工具调用的机器间通讯。
Mark 补充了一个极具颠覆性的视角:用户以为的“等待 1 分钟”,背后可能完全不同。如果芯片速度只能达到 50 Token/s,这一分钟内模型只能思考 3000 个词;如果芯片速度能飙升到 5000 Token/s,同样的 1 分钟等待,模型便能在幕后推演 30 万个 Token,进行数十轮自洽性检查和代码沙盒测试: > “推的速度更快并不意味着你要从一分钟的思考最后你跟他的交互速度要变成一秒钟,而是在都是一分钟交互速度情况下,你这个模型可以用 10 倍更多的 Token 做更多内部自我的思考来提升它的智能水平,或者用 Agent 的方式去做很多确实的实验来回答这个问题。”
这就是为什么黄仁勋在演讲幻灯片中,把代表推理交互速度(Bill Dally 称为 Interactivity)的横坐标直接标注为“Smarter AI”。**推理芯片提速的终极目的,不是为了伺候人类的眼球,而是让 AI 在给定的现实时间窗口内爆发更高级别的智能。** 如果让 AI 预测明日的股票波动却需要思考两天,或者让医疗 AI 攻关癌症需要花费百年,这种思考便毫无实用价值。“时间是不可逆的物理刚性约束”,唯有将单用户推理吞吐推向极致,才能在有限的现实卡点里换取最大的智能密度。
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`49:04` 穿越模型迭代迷雾:抓住注意力之外的“不变量”
面对当前算法层出不穷的裂变——从 Diffusion 视频生成到强化学习(RL)再到 MoE 架构,芯片架构师如何避免“芯片流片即落后”的悲剧?
徐子扬阐述了他们的芯片设计守则:**在极速变动的技术栈中寻找“不变量”,克制硬件的贪婪。** - **明确边界,拒绝包打天下**:针对当下火热的文生视频 Diffusion 模型,徐子扬指出其底层属于超高密度的浮点计算范式,根本不是存储带宽瓶颈驱动的场景,天然不属于其 SRAM 芯片意图征服的战场,必须坚决留给通用算力平台,在系统层进行异构协作。 - **拆解 Transformer 的变与不变**:在自回归主流体系内,各家顶级实验室层出不穷的算法创新几乎都集中在前半段的“注意力机制(Attention)”(如各类长文本魔改、滑动窗口、线性注意力);然而,模型后半段的前馈网络(FFN),即便在演进为 MoE(混合专家模型)之后,其数学形式与张量计算结构高度固化,早已收敛为不可动摇的“不变量”。
Mark 强调,不论训练方法引入多少强化学习(RL)分支,都不会从根本上扭曲 FFN 的基础几何结构。因此,自研推理芯片最理性的选择就是将最昂贵的硬件设计押注在这一收敛的基础模块上,以极度贴合内存带宽诉求的专用芯片阵列承接 90% 的 FFN 吞吐,从而使硬件寿命彻底跨越具体的模型微调迭代周期。
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`54:15` 消失的算力:剖析芯片实际利用率打折的元凶
针对市面上各类 GPU 与国产 AI 加速芯片在标称算力上动辄数百 TFLOPS 甚至 PFLOPS,但在实际生产中利用率(MFU)经常腰斩、甚至不足三成的“算力浪费”现状,Mark 和徐子扬进行了底层机制剖析。
消失的算力主要被吞噬在以下三个维度的摩擦损耗中: 1. **计算仿存比失衡与 Roofline 极限**:大模型推理中许多细粒度算子的计算与访存比(Compute-to-Memory Ratio)天然偏离了通用 GPU 预设的“甜点区”。根据体系结构经典的 Roofline 模型,当算子严重卡在内存带宽瓶颈上时,计算单元必然长期处于饥饿等待状态,硬件空有算力也完全无法施展。 2. **极细粒度算子带来的调度开销**:不同于大模型训练时整齐划一的大矩阵乘法,单用户极速推理每秒生成数百个 Token,这意味着系统必须在毫秒级时间内频繁调度数以千计的碎小算子。算子切分过碎会导致硬件流水线频繁重置和指令调度摩擦,白白耗散算力。 3. **互联通信等待与空转**:在多卡分布式集群中,“芯片在苦等数据从别处搬运过来”。由于片间互联带宽不足或片上 HBM 读取延迟过高,矩阵乘法硬件单元(如 Tensor Core)频繁发生空转停顿。由于当前业界统计 MFU 时通常仅考量矩阵乘法的有效执行时间,一旦出现通信卡顿或仿存停摆,统计出来的利用率数据就会极其难看。
为此,在面向单用户推理优化时,业界引入了另一个关键指标——MBU(Memory Bandwidth Utilization,访存带宽利用率)。徐子扬强调,即便 MBU 达到了 100%,如果芯片在架构设计阶段预留的算力与带宽比例严重失调,算力单元依然逃脱不了大面积空转的命运。因此,自研推理芯片必须在底层平衡算存比例,并在硬件层面规避软件调度造成的摩擦耗损。
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`58:27` 从需求梳理到掩模交付:一颗 AI 大芯片的诞生全景
访谈的最后,Mark 完整复盘了一颗大型数字芯片从立项到最终系统交付的九大阶段。作为前科研学者与创业者,他拆解了这一极其精密且昂贵的工程链路:
| 阶段 | 核心任务与技术关键点 | |:--- |:--- | | **1. 需求分析与定位** | 明确软硬件边界与客户核心指标(如推理速度、成本、物理安全等级),定义系统究竟是以单颗芯片、整机服务器还是分布式集群形态交付。 | | **2. 高层架构定义** | 拆解算力与互联指标,规划芯片间互联拓扑、服务器间网络总线,以及单颗芯片的带宽、功耗与面积预算。 | | **3. 微架构细化** | 敲定芯片内部计算核(Core)的具体设计、矩阵乘法单元与向量单元配比、定制指令集体系,以及片上 SRAM 的物理排布方式,最终形成详尽的 Feature List。 | | **4. RTL 编码** | 依据特性表编写底层硬件描述语言代码(Verilog 等)。Mark 澄清道,虽然外行觉得做芯片动辄一两年,但实际底层的代码编写可能仅耗时两三个月。 | | **5. 严格验证 (Verification)** | 耗时最长的核心环节之一。由于流片改板代价极为沉重,团队必须借助海量测试用例(Test Bench)配合严格的“数学形式化验证(Formal Verification)”从逻辑层面证明芯片零 Bug。 | | **6. 后端物理实现 (Backend)** | 将纯逻辑网表映射至真实的物理晶圆空间。完成布局布线(Place & Route)、金属绕线、时序收敛,并结合晶圆厂代工规则进行反复的静态时序检查(SDC)与物理规则验证(DRC)。 | | **7. 晶圆流片 (Tape-Out)** | 将设计版图光刻文件交付晶圆厂制作母模(Mask/掩模)。只要掩模没有逻辑瑕疵,后续大规模量产即无需重复支付高昂的光刻母板研发成本。 | | **8. 封装与测试 (Package & Test)** | 裸晶(Die)实际面积往往只有半个指甲盖或更小,必须通过先进封装将极细的微米级引线引出到实体板级引脚;同时建立精密的自动化良率测试流水线,筛除瑕疵芯片。 | | **9. 整机工程与系统级交付** | 涵盖多层高速 PCB 板卡设计、PCIe/片间 Switch 交换芯片选型、机架供电网络与高密度散热工程落地,最终作为可用集群向客户交付。 |
面对这套极其复杂的链条,泓君感慨芯片创业是一项门槛极高、试错成本巨大但同时赔率极为惊人的冒险。Mark 也由衷坦言,芯片设计早已不是单打独斗的时代,从后端布线到流片封装,初创团队必须深度调动并紧密协同庞大的半导体产业链才能跑通全程。
`01:00:00` 国内供应链环境与架构创新:成熟制程突围
在芯片设计完成并走向流片和量产的过程中,供应链是不可回避的核心考验。国内芯片市场在未来两到三年内大概率长期处于供小于求的状态。因此,初创团队能否成功的关键,往往不单单取决于设计方案有多精妙,更在于“能不能造出足够多的芯片”。面对先进制程的技术约束,团队选择通过大胆的架构创新来降低对先进制程的依赖,将业界一度认为落后或淘汰的成熟制程充分利用起来,在核心指标(如 Token Per Second、Token Per Dollar)上打造出超越先进制程系统的解决方案。
```mermaid flowchart LR accTitle: Trade-off between Manufacturing Constraints and Architectural Innovation accDescr: A diagram showing how domestic architectural innovation on mature nodes offsets advanced node constraints to achieve high token throughput per dollar. subgraph S1["制造与供应链约束"] A["国内先进制程受限"] B["市场长期供小于求"] end subgraph S2["架构创新突围"] C["深挖成熟制程潜力"] D["面向推理特定负载设计"] end subgraph S3["最终业务产出"] E["高 Token Per Second"] F["优异 Token Per Dollar"] end A --> C B --> C C --> D D --> E D --> F ```
谈及为何选择回国创业,Mark 表示自己回国并非单纯为了“创业”这一件事,而是博士毕业后国内恰好有非常优质且契合兴趣的工作机会,不知不觉已在国内工作了三年左右。虽然他在美国的导师与学术圈人脉依然密切,每年也会多次赴硅谷交流,但从硬件落地的本质来看,国内拥有极其完善的供应链体系和更多元的供应商资源;哪怕人在美国,做硬件也依然需要频繁往返国内对接工厂。更深层的优势在于搭建推理基础设施的能力——数据中心的选址、建设以及水电供应等要素,国内具备显著优势。此外,中国本身拥有庞大且能够实现内循环闭环的应用市场,为芯片落地提供了坚实土壤。
`01:03:17` 开源生态红利与模型厂商自研芯片的博弈
Groq 和 Cerebras 等芯片初创公司在北美拓展业务时面临巨大的生态阻碍:美国主流顶尖模型(如 OpenAI 的闭源模型)并不对外开放。芯片团队很难让模型开发者专门适配全新的芯片,而硬件团队去强行逆向适配黑盒模型更不现实;如果仅依靠 Llama 等开源模型,商业化天花板在短期内极其有限。相比之下,国内以 DeepSeek、智谱等为代表的头部模型团队在架构设计上更为开放,市场上调用最广泛的高水平 API 也大多来自开源或开放架构,这为国产新型推理芯片的冷启动提供了肥沃的土壤。
针对“通义千问等大模型厂商也在自研芯片,创业公司如何竞争”的疑问,两位创业者剖析了不同主体的定位差异。传统互联网大厂自研芯片往往需要兼顾训练、图像生成(AIGC)、Prefill 以及各种业务推荐算法,这就注定了其芯片必须强调通用性,目标主要是替代通用 GPU,无法在极致推理方向上做绝对纯粹的剪裁。此外,顶尖算法公司与顶尖芯片公司的组织基因截然不同。
> “纯粹的模型厂商比如像 DeepSeek、智谱、Kimi,设计一个好的模型需要的能力和设计一个好的芯片需要的能力是完全不一样的。就甚至有时候当你把完全不一样的能力整合进同一家公司的时候,不一定是个好事。这件事也是需要异构的。” —— Mark
`01:05:17` 师从 Bill Dally:跳出局部最优与强逻辑 AI 的前瞻思考
Mark 回忆了自己在斯坦福大学攻读博士期间师从英伟达首席科学家 Bill Dally 的经历。大四时,Mark 跟随 Bill 的学生韩松做 Research Assistant,围绕模型剪枝与量化(Pruning & Quantization)展开算法层面的软硬件协同优化研究,由此开始每周与 Bill 开会。Bill 给他最强烈的印象是极其聪明且直击本质,从不为了短期的发论文压力去摘取容易的果子(low-hanging fruit),而是专注于极具挑战、一旦突破便能产生颠覆性影响的硬核命题。
早在 2017 年深度学习感知范式如日中天时,Bill Dally 就带领团队探索一种截然相反的路径:为“强逻辑 AI”设计全新的专用硬件加速器。当时的 AI 分为以神经网络为代表的“感知分支”和以知识图谱、形式化定理证明为代表的“强逻辑分支”。感知 AI 的计算当时已被 GPU 很好地加速,但处理 SAT 问题等复杂强逻辑推理的硬件却是一片空白。他们当时从零设计了一套完全区别于 CPU 和 GPU 的专用芯片架构。如今硅谷大量 AI for Science 公司尝试将 Transformer 与数学定理、物理规律证明相结合,正印证了这种强逻辑芯片前瞻研究的价值。
`01:09:40` “一切围绕局部性展开”与取舍的艺术
在系统设计哲学层面,Bill Dally 对 Mark 影响最深的一句话是:**“整个芯片设计一切都是围绕局部性(Locality)去展开的。”** 所谓局部性,本质上就是“把数据放在哪里”:
- **时间局部性(Temporal Locality)**:一段数据被访问后,短时间内极大概率会被再次访问。 - **空间局部性(Spatial Locality)**:一段数据被访问后,其相邻地址的数据极大概率马上会被访问。
传统的 CPU 缓存(Cache)正是利用了这两种局部性。但在当今大模型推理的 Decode 阶段,自回归生成机制在算法层面把传统的时间和空间局部性几乎抹平了。这也正是创业团队选择大 SRAM 架构的根本动因——在算法局部性失效时,必须依靠底层硬件的极致局部性(将权重与计算紧贴在片上)来进行代偿。
```mermaid flowchart TD accTitle: Hardware Locality Compensation for Decode Phase accDescr: How architectural locality through on-chip SRAM compensates for the loss of temporal and spatial algorithmic locality during model decoding. subgraph Loss["算法层面的特征(Decode 阶段)"] L1["逐 Token 自回归生成"] L2["模型全权重反复逐轮遍历读取"] L3["传统时间与空间局部性丧失"] L1 --> L2 --> L3 end subgraph Compensation["硬件架构层面的代偿"] H1["超大容量片上 SRAM"] H2["计算单元与存储紧密贴合"] H3["实现物理空间上的绝对局部性"] H1 --> H2 --> H3 end L3 -.->|"硬件代偿算法缺陷"| H3 ```
Bill Dally 教给学生的另一套核心方法论是关于创新的取舍(Trade-off):
> “当你只做微小的提升的时候,其实你是可以保全大局的,你不需要做颠覆式的修改。但如果你要做很难的数量级的提升的时候,你一定要很清楚地想明白哪些东西是你可以牺牲掉的,哪些东西是你真正关键的。只有当你想明白这些问题的时候,你才能在整个系统层面做出更关键的选择,你能跳出这个 local minimum。” —— Mark
在创业建议方面,Bill 甚至幽默而尖锐地告诫他:**“一定不要用 PhD 写的代码。”** 这是 Bill 上一次创业留下的惨痛教训。做科学研究的本质是以最小的代价获取最多的未知知识,验证了 99% 的核心设计即可,流片未必带来更多新知;但开办芯片公司的残酷之处在于,必须投入 99% 的工程精力去彻底解决散热、供电、良率等最后 1% 的工程细节,而这恰恰是决定商业生死的地方。
`01:14:47` 亚马逊的工程哲学:以终为始与从系统反推芯片
曾供职于亚马逊自研芯片团队、负责编译器和软件栈开发的徐子扬,分享了亚马逊在芯片工程研发上的核心哲学:**Customer Obsession(以客户为中心)与“以终为始(Working Backwards)”**。软件处于系统顶层,也是用户直接接触的界面,因此自研芯片的架构绝不能从晶体管或细枝末节的硬件功能出发,而必须从上层软件与终端负载逐层向下反推。
```mermaid flowchart TD accTitle: Top-Down Chip Design Methodology accDescr: Amazon's top-down design process mapping workload requirements down to arithmetic intensity ratios and physical node topologies. W["用户负载需求 (Workload)<br/>模型类型 / 训练 / 推理 / 节点拓扑"] --> S["全栈系统拓扑设计<br/>物理机柜承载 / 供电散热容积"] S --> P["关键架构参数裁定<br/>计算带宽与访存带宽比值 (算术强度)"] P --> C["专用芯片微架构与编译器优化"] ```
在系统反推硬件的设计中,最关键的核心指标是**计算带宽与访存带宽的比值(算术强度比)**。该参数直接决定了在读取一份数据后需要执行多少次计算才能让算力和带宽同时跑满,从而决定了芯片最擅长运行哪类特定的模型架构。设计团队在项目立项时,必须精准预判未来两到三年后用户真正运行的物理集群节点规模与模型形态,才能推导出最优的硬件比例。
`01:17:30` 补录解析:OpenAI 首款自研推理芯片 Jalapeño
在节目录制后不久,OpenAI 携手博通(Broadcom)公布了首款自研推理芯片 Jalapeño,两位嘉宾为此进行了专门的内容补录。从公开技术资料与 Hot Chips 峰会分享来看,Jalapeño 展现出了与专用芯片截然不同的工程取舍:
1. **强通用性与高度集成**:它是一颗通用的 AI 推理芯片,整体架构极度接近 GPU。它不仅能跑各类大语言模型,甚至能跑图形渲染和游戏 Demo;它并没有在外部做 Prefill 与 Decode 的物理分离,也没有把 Attention 和 FFN 拆分,而是用一颗芯片“全包”了所有推理负载,并通过底层硬件优化支持了小维度矩阵乘法,以提升在小 Batch Size 下的执行性能。传闻其下一代还将进一步支持训练。 2. **极速迭代与 AI 辅助设计**:该芯片从项目启动到流片(Tape Out)仅用了惊人的 9 个月时间。OpenAI 深度运用了自身的 AI 能力,不仅在软件栈中用 Codex 优化了大量 Triton 语言编写的底层算子(Kernel),更在芯片后端的性能调优中广泛引入了 AI 算法。 3. **电网供给瓶颈驱动的能效设计**:美国数据中心目前最卡脖子的硬约束不是资本,也不是物理空间,而是极其短缺的电力配额。在每年新增供电容量受限的前提下,唯一获取更多收入与智能的途径就是提高单位电力的产出。Jalapeño 在低功耗架构上做了极深优化,使其每兆瓦(Per Megawatt)能产出的 Token 数量超过了英伟达下一代的 Rubin 架构。
`01:20:10` Jalapeño 采用 HBM4 的权衡:缺电而不缺钱
针对 OpenAI 为何没有采用极速片上 SRAM 路线,而是将昂贵的 HBM4 带宽推到单封装 15.4 TB/s 的疑问,徐子扬分析了中美两国在算力经济账上的本质差异:
| 考量维度 | 中国数据中心现状 | 美国数据中心现状(OpenAI 视角) | |:--- |:--- |:--- | | **首要瓶颈** | 资本开销(CAPEX)与先进制程硬件供应链 | 电力供给配额(新增发电与并网能力见顶) | | **电费占总成本比重** | 占总成本三分之一或更低 | 占总成本三分之二甚至更高 | | **核心优化目标** | **Token Per Dollar**(单位资金成本的 Token 产出) | **Token Per Watt / Per Megawatt**(单位电力的 Token 产出) | | **存储技术选择倾向** | 倾向大 SRAM(极致带宽性价比) | 倾向 HBM4(大容量与高带宽兼备,不惜采购重金) |
SRAM 的核心优势在于**单位成本买到的带宽极高**,但其致命短板在于存储密度极低——每个 Bit 需要 6 个晶体管(6T),导致单芯片容量极其有限。而 OpenAI 的业务不仅面向海量并发的文本推理,还要运行五花八门的多模态图像、语音模型,且必须应对长上下文带来的动态 KV Cache 膨胀。
> “因为它的需求是动态的,并且随着用的人数、随着上下文的增长它会不断的变大,所以一定程度上对于容量的性价比是有要求,那这一点就落在了一个 SRAM 不太舒适的区间内。” —— 徐子扬
长文本推理中 KV Cache 呈现动态波动与持续增长的态势,若全塞入 SRAM,成本和芯片物理面积将难以承受。因此,面对复杂的全能型负载,OpenAI 宁愿承受高昂的物料成本采购 HBM4,以换取容量与通用性的平衡。
`01:24:15` 存储堆叠的物理天花板与暗硅(Dark Silicon)芯片内异构
针对“HBM 迭代速度是否会抹杀 SRAM 优势窗口”的探讨,徐子扬指出,HBM 带宽未来的提升绝非一帆风顺。由于 HBM 堆叠依赖于硅通孔(TSV)以及基板内部的金属走线,其信号线不是单晶圆光刻内走线,线宽与密度存在天然的物理瓶颈;业界探索中的 3D DRAM 也面临着极高的工艺工程挑战。因此,在纯粹的片上物理带宽绝对值与带宽性价比两个维度上,HBM 依旧难以比拟 SRAM 的原生优势。
对于容量与带宽的 Trade-off,两类路径走向了不同的异构形态: - **系统级异构(System-level Heterogeneity)**:以 Groq、Cerebras 以及国内专注于大 SRAM 的芯片初创团队为代表。他们将 Prefill 与 Decode 剥离、将 Attention 与 FFN 剥离,通过不同类型的芯片网络协同,让大容量芯片处理 KV Cache,让大 SRAM 专用芯片专精高频解码,以极致成本榨取最大 Token 输出。 - **芯片内异构(Die-level Heterogeneity)与暗硅(Dark Silicon)**:OpenAI 在 Jalapeño 上开创了另一种激进的尝试。它在单颗芯片内集成了应对不同任务的异构执行单元,并利用“暗硅”机制,在芯片执行特定计算任务时,将闲置未用的计算单元彻底断电或降频关闭,从而将宝贵的功耗预算集中供给当前活跃单元。
```mermaid flowchart TD accTitle: System-level vs Die-level Heterogeneity accDescr: Comparison between system-level heterogeneous clusters and OpenAI's single-die dark silicon heterogeneous architecture. subgraph SysHetero["系统级异构 (System-level Heterogeneity)"] direction TB S_GPU["大容量通用 GPU / DRAM 芯片<br/>(专精 Prefill / 承载动态 KV Cache)"] S_SRAM["超大片上 SRAM 专用芯片<br/>(专精 Decode 极致吞吐)"] S_GPU <-->|"高速互联"| S_SRAM end subgraph DieHetero["芯片内异构与暗硅 (Die-level Heterogeneity & Dark Silicon)"] direction TB D_Chip["Jalapeño 单颗多功能异构大芯片"] D_Core1["小维度 GEMM 单元 (小 Batch 高效)"] D_Core2["通用算力核心"] D_Off["闲置核心完全断电 (Dark Silicon 降功耗)"] D_Chip --- D_Core1 D_Chip --- D_Core2 D_Chip --- D_Off end ```
这种方案虽然单位硅片的采购成本极高(因为付了整颗芯片的钱,某些时刻部分硅片面积却处于断电闲置状态),但它在供电极限被焊死的北美数据中心里,实现了极高的电能利用效率。
对谈尾声,谈及未来推理芯片市场是否依然是英伟达一家独大时,徐子扬坦言英伟达凭借 GPU 架构统治了漫长的技术周期,但在能效比与特定场景的利用率瓶颈日益凸显的当下,整个 AI 芯片世界正在打破单一架构的垄断,走向系统级异构与芯片内异构并存的多元化生态。各大阵营依据自身的边界条件(缺电抑或缺钱、开源生态抑或闭源业务)收敛到了不同的最优解上,AI 芯片市场终将迎来百家争鸣的崭新格局。
## Notable quotes > `32:32` 从推理芯片这个角度,我觉得绕过 CUDA 是百分之百会发生的事实。 — Mark
> `01:09:40` 整个芯片设计一切都是围绕局部性(Locality)去展开的。 — Bill Dally
> `01:09:40` 如果你要做很难的数量级的提升的时候,你一定要很清楚地想明白哪些东西是你可以牺牲掉的,哪些东西是你真正关键的。只有当你想明白这些问题的时候,你才能在整个系统层面做出更关键的选择,你能跳出这个 local minimum。 — Mark
> `01:03:17` 设计一个好的模型需要的能力和设计一个好的芯片需要的能力是完全不一样的。就甚至有时候当你把完全不一样的能力整合进同一家公司的时候,不一定是个好事。这件事也是需要异构的。 — Mark
> `32:32` 有一些软件它是很难用的,但是如果难用能够带来更好的性能、更好的性价比,这个在推理时代大家的天平会更多的往更好的性能性价比上面倾斜。 — 徐子扬
## Mentioned Groq, Cerebras, OpenAI, Bill Dally, Mark, 徐子扬, 泓君, Jalapeño, 英伟达, 博通, 谷歌, TPU, 亚马逊, Trainium, Annapurna Labs, 英特尔, Itanium, DeepSeek, 智谱, Kimi, 通义千问, Anthropic, MetaX, d-Matrix, 韩松, Jonathan Ross, 黄仁勋, CUDA, PTX, Triton, Codex, JAX, Transformer, MoE, HBM, HBM4, SRAM, DRAM, Wafer-Scale Engine, Rubin
## Video description 过去几年,推理消耗的Token爆炸式增长,Token经济随之成型,推理专用芯片也持续升温:去年年底,英伟达以约200亿美元对AI芯片初创公司Groq进行“收购”(acqui-hire);做晶圆级“大芯片”的Cerebras今年6月IPO,市值达到670亿美元;OpenAI联手博通,推出了首款自研推理芯片Jalapeño,从设计到流片仅用了9个月——加上我们之前聊过的谷歌TPU,推理芯片牌桌上的玩家越来越多。 在这场推理芯片大战中,各家真正比拼的是什么?为什么走向了不同的技术路径?推理芯片未来又会向什么方向收敛? 本期硅谷101,我们请来两位AI芯片创业者,逐一拆解这些热门推理芯片在技术路径上的取舍与得失。其中嘉宾Mark是英伟达首席科学家Bill Dally的学生。Bill Dally是现代GPU并行架构最重要的奠基者之一。我们也借由Mark的视角,去了解这位芯片大师是如何思考问题和看待创新的。 【主播】 泓君,硅谷101创始人,播客主理人 【嘉宾】 Mark,AI芯片创业者 徐子扬,AI芯片创业者 【你将听到】 Groq、Cerebras技术路线 04:17 为什么训练看算力,推理看带宽 14:13 SRAM、DRAM、HBM的优劣 16:39 Groq和Cerebras的技术路径选择 19:34 Groq:确定性、静态编译调度,动态性不足 25:18 Cerebras 的软肋:良率、成本与系统适配 32:32 英伟达为什么要acqui-hire Groq 33:58 “推理时代,Cuda一定会被绕过” 推理时代芯片护城河 39:19 两位芯片创业者的SRAM推理芯片方案 41:07 最重要的指标:速度、性价比、耗电量 44:25 速度越快,AI越聪明 49:04 面对模型迭代,抓住“不变量” 54:15 消失的算力:为何芯片利用率跑不满 58:27 芯片设计全流程:需求、架构、RTL、验证、后端、流片、封装测试、良率、交付 01:01:16 国内优势:供应链+基础设施+开源生态 01:03:17 创业者做芯片,如何和模型厂商竞争 Bill Dally芯片设计哲学 01:05:17 为未来AI补齐强逻辑 01:09:40 “一切围绕局部性展开” 01:11:43 跳出local minimum,必须想清楚牺牲什么 01:13:03 Bill给学生的创业建议 01:14:47 亚马逊的工程哲学 OpenAI自研推理芯片解析 01:17:30 Jalapeño:通用芯片,低能耗,9个月流片 01:20:10 选择HBM4,不缺钱,但缺电 01:24:15 SRAM优势还能保持多久 01:27:03 芯片内异构,暗硅,另一种路径 【硅谷101年会来了,线下见】 10月10日—11日,我们将在【硅谷】举办Alignment 2026年度大会,从大模型、Agent、机器人到AI Infra,从实验室里的突破,到真实世界的商业化,我们直击AI变化最剧烈的前沿。 来自OpenAI、Anthropic、NVIDIA、Meta、Google DeepMind、SemiAnalysis、Cerebras等公司的研究者、创业者与投资人将齐聚现场,分享正在发生的机遇和挑战。 报名链接
【相关阅读和名词解释】 挑战GPU、绕过HBM,深挖史上最大芯片背后的Cerebras 谷歌TPU能撼动英伟达吗?前TPU工程师首次揭秘 Prefill / Decode:大模型推理的两个阶段。Prefill(预填充)一次性并行处理完整输入提示词,生成KV缓存和第一个Token,是计算密集型,瓶颈在算力;Decode(解码)基于KV缓存逐个自回归生成后续Token,是内存带宽密集型,每生成一个词都要把整个模型权重从存储读到计算单元。 KV Cache(键值缓存):是注意力机制中的中间计算结果,避免每次生成新Token时重复计算历史Token的键值向量。当新请求与之前处理过的内容有相同前缀时,可直接复用已有KV Cache,称为“缓存命中”。 Attention / FFN:Transformer架构的两个核心模块。Attention(注意力机制)负责“找关系”,让每个Token关注序列中其他Token的信息,参数量较小但计算模式随上下文长度变化。FFN(前馈网络)负责“加工信息”,独立处理每个Token,参数量极大,是模型静态权重的主要部分。 SRAM / DRAM / HBM:SRAM用6个晶体管存1bit,延迟仅0.3-3ns,带宽性价比极高,但容量极小。DRAM用1晶体管+1电容,容量大、成本低,但延迟50-100ns且需刷新。HBM本质是3D堆叠的DRAM,通过超宽总线实现高带宽,容量较大但成本高,且市场上极度缺货。 Kernel(算子):连接AI算法与芯片硬件的“翻译官”,将矩阵乘法、注意力等算法操作转化为硬件可执行的指令。算子开发属于内核级编程,直接决定模型的推理速度、能耗和芯片兼容性。 系统级异构:指在系统层面组合不同类型的计算芯片(如GPU、SRAM推理芯片、专用加速器),用最合适的硬件做对应部分的应用,而非用一颗芯片包揽所有工作。OpenAI Jalapeño则选择将异构收进单颗芯片内部。 流片(Tape Out):指芯片设计完成后,将电路版图数据交给晶圆厂进行实际制造的过程。晶圆厂据此制作掩模(Mask),再通过光刻等工序生产芯片。流片成本极高,先进制程一次可达数百万美元,且若设计有误,整批芯片可能报废。 【监制】 泓君 【后期】 Amei 【运营】 朱婕 【BGM】 Still Waiting For You STEMS INSTRUMENTS - Wave Saver Seven Daughters - Fabien Tell Reclaim - Megan 【在这里找到我们】 公众号:硅谷101 收听渠道:Apple Podcast|Spotify|小宇宙|喜马拉雅|蜻蜓FM|荔枝FM|网易云音乐|QQ音乐 其他平台:YouTube|Bilibili 搜索「硅谷101播客」 联系我们:podcast@sv101.net Special Guests: Mark and 徐子扬.
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